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オリジナルCPUを設計しよう
緊急特別企画。
だいたい以下のような流れで進んでいくと思います。
- 適当にCPUの仕様を決める
- 簡単そうなモジュールからコーディングする
- 足りない線とかを追加しながらモジュール結線
- むりからに合成。
- 既存のツールを使いたおして検証する
参考: レジスタ(1個)のVerilog-HDL記述
module reg;
input clk_e; // レジスタ上位16bitライト用クロック
input clk_h; // レジスタ中位8bitライト用クロック
input clk_l; // レジスタ下位8bitライト用クロック
input [31:0] dat_in; // レジスタライト用データ
output [31:0] dat_out; // レジスタリード用データ
reg [15:0] r_e; // レジスタ上位16bit
reg [7:0] r_h; // レジスタ中位8bit
reg [7:0] r_l; // レジスタ下位8bit
always @( posedge clk_e ) begin
r_e <= dat_in[31:16];
end
always @( posedge clk_h ) begin
r_h <= dat_in[15:8];
end
always @( posedge clk_l ) begin
r_l <= dat_in[7:0];
end
assign dat_out = { r_e, e_h, e_l };
endmodule // reg
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絶対バグあるなぁ。5分で書いたもんな…。
(2001.03.21修正) F/Fへの入力を "=" から "<=" に変更。
あとこれリセット入ってないなぁ。まあいいや。初期値不定ということで。
戻ります
連絡などは
pd9m-tkhs@asahi-net.or.jp
まで
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