module reg;
  input clk_e;    // レジスタ上位16bitライト用クロック
  input clk_h;    // レジスタ中位8bitライト用クロック
  input clk_l;    // レジスタ下位8bitライト用クロック
  input [31:0] dat_in;   // レジスタライト用データ
  output [31:0] dat_out;   // レジスタリード用データ

  reg [15:0] r_e;   // レジスタ上位16bit
  reg [7:0] r_h;   // レジスタ中位8bit
  reg [7:0] r_l;   // レジスタ下位8bit

  always @( posedge clk_e ) begin
    r_e <= dat_in[31:16];
  end

  always @( posedge clk_h ) begin
    r_h <= dat_in[15:8];
  end

  always @( posedge clk_l ) begin
    r_l <= dat_in[7:0];
  end

  assign dat_out = { r_e, e_h, e_l };
endmodule   // reg