CEM3310の動作原理
・1: 3番PINの機能
上図は CEM3310のdata sheetに掲載されている Block図ですが予備知識がないとどんな動作をしているのかよくわからず、これがこのpageを書くきっかけになりました。
まずは問題の3番ピンの機能から。 CEM3310においてattackのphase終了は出力のcapacitor充電電圧が5Vになると内蔵のコンパレータが反転して終了します。 この時の電圧が5Vです。 コンパレータの(-)端子は内部の6.5V基準電圧を抵抗分圧で5Vにしています。
netにあるCEM3310のData Sheetは2pageの簡易版で 3番端子の詳細説明が無しですが手持ちの4pageのData sheetでは3番ピンはAttack LevelのThreshold Voltage Output Pinとなっており使い方の応用が書かれています。
AttackLevelに対して外部からCVを与えるSustainLevelがありますが本来
・Sustain Level MAX時 = Attack Level
となることが必要なのでその誤差を調整するために上記のFig3のようなアプリが載っています。(この場合PIN3はOutput PINとして機能) また別の方法としてPAIAのEKX10の回路には外部から電圧を3番PINに抵抗を介して印加してThreshold Voltageを可変するようになっています。(この場合InputPINとして機能)
*: 3番PINを4.86Vから5.16Vまで可変できます。(+V=15V時)

*PAIA EKX10
実際のOB8のNEW versionでは下記のように3番PINは VCFMというCVによってVCF EGのamount levelすなわちAttack levelをかえるべく直接電圧を印加することによってVCF EG用の
Att. VCAを省略しています。 この場合Attack Levelを可変するとそれによりSustain Level CVも割合を可変しないと Attack Levelと Sustain Levelの関係に不都合が生じるのでAttack Level CV(VCFM)に応じて Sustain Level CVを可変する必要が出てきますがこの部分は CPU制御なので問題なく対処できるでしょう、
Hard VCEGにおいて出力の Att. VCAを省略できることはかなり画期的なできごとです。
まあ1983年以降は各社のEGは Soft wareで生成されるようになって行くのでこのアイデアは埋もれた存在になってしまったのかとも思われます。
またCES発行の synthsourceにはApplication HintとしてAttack Level制御の例が載っていましたのでことによるとOB8もこれを参照したのかも知れません。
・2: 動作原理
CEM3310はCES初のsynthesizer chipで1979年に登場しました。 それ以前 VC EGを使用したsynthには何があるかと考えてみると
・YAMAHA GX-1 / CS-50/60/80
・ROLAND JP4
・KORG PS3XXX
・POLY MOOG
・Oberheim OB-1
・SCI Prophet5
などが上げられます。 VCEGの肝はCR充放電におけるRの部分をどうにかして電圧制御化することですがCA3080などのOTAを使用する方式、ROLANDのFETを高周波のClockでswitchingして抵抗変化を得るもの、KORGの差動回路を用いた電圧 -電流変換方法等がありました。
CEM3310におけるcapacitorへの電流の吸い込み吐き出しをCV制御する方法の原理的な物としてはcomplementaryな2組のantilog ampを使用します。 すなわち NPN *2 typeのantilog ampでCapacitorからの電荷の吐き出し(放電)、PNP *2 typeの antilog ampでは吸い込み(充電)を行おうというわけです。
・Attacck Phase PNP
・Decay Phase NPN
・Relase Phase NPN
ここでantilog ampのExpo CV入力端子に CVを与えればVCEGの核ができるという発想です。
なによりantilog ampのExpo入力とLinear入力を使えば乗算器すなわちVCAができる道理です。
antilog出力は定電流出力ですのでCapacitorの充電電圧はリニアな上昇になってしまうので帰還をかけてCRカーブになるようにしています。
PNP typeの attackではOPAMPの(-)端子にはマイナス電圧がかかっているので出力のプラス電圧を加算することで負帰還、Decay/relaseにおいては(-)端子にはプラス電圧がかかっていてさらに主出力電圧がプラスでかかっていますが各Phaseの開始時に出力は最大で以後低下をたどるため加算ではありますが帰還量はへっておりこれもまたCRのカーブを描くということになります。
これらの回路の問題点としてはPNP typeとNPN typeではExpo入力に印加する電圧の極性が違ってしまうことが上げられます。 実際には以下に示すもっと合理的な方法が用いられています。
実際の回路構成要素( Basic Concept)
IC化に際して機能の共有および、充電、放電電流制御に加えて充放電電流の停止の制御が必要になります。 すなわちattack phaseで電荷が Cap.に充電され attack levelに達したら電流を停止させるまたdecay phaseが終了して sustain levelに達した時も電流を停止させる。 さらにrelase phaseが終了してEG Levelが0になれば電流停止。
これらにもCEM3310では合理的な方法が取られています。 CESの機関紙 Synthsourceにその原理図が掲載されていますので以下に示します。
上記は CEM3310のメインの回路イメージを示した図です。
ちょっと見動作がよくわからないですがポイントをはっきりつかめばこれは部品省略のためのテクニックが満載の回路で基本動作は前項であげたcomplementaryな2組のantilog ampと同様であることがわかります。
A1は出力がcomplementaryな出力を持つちょっと特殊なOPAMPです。 すなわち片方が1V出力時もう片方は(-)1Vになるような関係を持つ。
上記の PNPとNPNの antilog ampはこの回路では両方がNPNの antilog ampになってPNPはありません。 2っのカレントミラーは NPN antilogに対してPNP antilogとして動作させる為の電流方向転換用に使われています。
基本的に attack phaseでは Q1、Q2 , A1(OUTPUTはO1が有効)で構成される antilog ampが activeでQ3、Q4はcutoffになる動作をする。 すなわち OutPut O1が-Vbeであれば OutPut O2は+VbeになるのでQ3、Q4は cutoffしてこちら側のantilog ampは動作しません。
Decay、release phaseではQ1、Q2がOFFになりすなわちカレントミラーを含む上部のantilogは動作せず、Q3、Q4,A1(OutputはO2が有効)で構成される antilog ampがactiveになる動作です。 この場合NPN antilogは電荷の吐き出方向に作用しているのでQ1、Q2のようにカレントミラーは必要ありません。
この場合Q1、Q2の antilog動作は本来はPNPなので当然のことながらと言うかQ1、Q2がactiveと言うことは OPAMPの(-)端子が(+)端子に比べてマイナス電位になる動作であり、これは左のカレントミラーの電流I1の方向からしてI1はRxを通りOutputにぬける方向になりまた
このカレントミラーのもう一方の電流はQ1のコレクタ電流となりここではNPNのantilogとしての正常電流経路になるというちょっとトリッキーな電流方向変換動作をします。
Q2につながるカレントミラーも同様にQ2に対してNPNの antilogとして正常な電流方向であってこれに対するこのカレントミラーのもう一方の電流はCapacitorに対して吸いこみの充電電流になるという方向転換機能として動作します。
Q3,Q4がactiveになるということは通常のNPN antilogそのものなので(-)端子につながる抵抗Rのもう片方の端子が(+)端子に比べてプラス電位になることです。
OPampの(+)端子は通常のantilog ampではGNDですがこの回路では attack phase時6.5V、
decay phase時 Vcs(Sustain Level CV)、Release pahse時 GNDレベルが印加され、OP AMPの(+)端子と(-)端子につながる抵抗Rのもう一方の端子電圧が同じになるとantilog ampの出力電流が停止するように機能します。
すなわち上のcomplementaryな2組のantilog ampの機能を1個のOPAMPで兼用するための賢い工夫です。
・Attack Phase / Decay/Relase Phase
上図は上のCEM3310のメイン回路の動作を2っに分解した図です。
OP AMP、R、C、Buffer等は共通です。
Attack Phase
Q1とQ2がactiveになり、OutPut=0から始まる。
この時Rにかかる電圧 = 0 - 6.5= -6.5V(Vsa電圧)
Output上昇とともにこのVsaはマイナス値をたもつが小さくなり吐き出し電流が減っていく。 本来Vsa=0になれば電流は止まるがこの場合(+)端子にかかる電圧が +5Vでなく6.5VなのでOutput LevelがAttack Levelの5Vになっても電流は止まらないが実際の回路ではAttack level検出用のコンパレータが ONになりattack phaseを終了する。
Decay Phase/Relase Phase
Q3とQ4がactiveになり、OP AMPの(+)端子入力がVcs(Sustain level)に変わる。 この時から出力がDecayPhaseに入るがOutput LevelはOutput > Sustain levelなので抵抗Rの電圧Vsaは(+)の値となりantilog Ampは capacitorから電荷を吸い込む。
OutPut電圧は下がっていくので電流は低下していき、 Output = Sustain Levelで電流が止まりDecay phase終了。
OP AMPの(+)端子に印加される電圧は0V(GND)に切り替わりDecay phaseと同様な電流の流れとなりOutput=0Vで電流が止まる
Linear CV端子の使用法
ANTILOGのOPAMPの(-)端子につながったRの先はOutputなのでRに印加される電圧は常に変化していることになる。吐き出し、吸い込みの両動作時において結果としてRに印加される電圧が減る形になるので序所に充電電流、放電電流が減り CRカーブを表現することになるという合理的な負帰還作用として機能。
Tr. Q1,Q3のベースに印加される時間制御電圧CVはNPN型 antilogなのでマイナスで電圧を与えることで電流量が増えこれはEXPOカーブとなるので CVの印加は AカーブVRと同じ。
Vac、Vcd、Vcrの各制御電圧はマイナス極性で統一される。
Vsaの電圧が0になると言うことは antilog ampの Linear入力電圧が0になることなのでantilogが機能しないと言うか電流が止まる。 antilog ampの Linear入力の使い方がとても巧み。 すなわちリニアなカーブをCRのカーブに変える作用と上記の充放電停止作用。 OP AMPの(+)端子を単純なGNDにしていないことがポイント。
カレントミラー(CM)とOPAMPの関係
OPAMPのFBループの中にCMがあるという変わった構造ですがバーチャルショートが成立しているということはRに流れる電流値がRとLinear CV側の電圧(Vref)で決まってしまうがこの電流の供給元は本来はOP AMPのOUTであるがこの場合はその経路がないので結局電流と同じ値の電流をCMの左側がまかなっている。
よって右側のCMの電流は同量だけNPN Tr.のコレクタ電流として流れる必然であるがTr.側でそれが成立するにはそれに対応したVbeにB-E間は変化しなければならない。よってOP AMPのout putに取っては
対応する電圧にout putが動くことでつじつまは合う。すなわちバーチャルショートが成り立つ。
これは通常のOP AMPのFB ループ内にNPN Tr.を置いたantilogampとOPAMPにとっては同様である。
普通のantilogのRを流れる電流値がC-E間を流れIcが固定され当然Vbeも固定されている動作とOPAMPにとっては変わらず、Rを流れる方向だけが逆転した CMによる電流方向変換装置となっている。 電流方向が逆になれるのはRiに印加される電圧がマイナスであるということ。 右側のCMはよりシンプルな動作で説明するまでもないと思う。
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・CEM3310 block Diagramの動作
再度 block図に戻ってこれには概念図で示した構成にプラスしてTriger,Gate controll回路、attack level到達を検出するコンパレータ、phase移行のためのFFがありさらに3っのanalog SWが搭載されています。 なお decay、 relase用の antilog ampの ペアTr.は
独立して用意されています。
analog SW1/SW2
2っのSWでOP AMPの(+)端子に印加する電圧を3種類selectする。
・+6.5V
・Vcs (Sustain Level)
・GND(0V)
analog SW3
Decay、Relase用 antilog Tr.の選択。
CV PIN
* VCA(15pin) ........AttackTime CV
* VCR(13pin) ........Relase Time CV
* VCD(12pin) ........Decay Time CV
* VCS(9pin) ...........Sustain Level CV
IC化に伴う合理的な機能重複を各素子にもたしたユニークな回路といえるようです。
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