三段八逓倍基板の製作
二段で四逓倍の基板が、そこそこ増幅してくれるとわかると、もう一段つけて、三段八逓倍ではどうだろうか、とえげつなく考えた。八倍で10dB程度のゲインがとれると、1.4G台は0dBm程度の出力で足りる。そうなれば、発振段の負担は少なく、発熱が少ないので安定度もよくなり、スプリアスもおさえやすいのでははないか、と考えた。また、移動用には大切な消費電流の点でも有利となる。ただ、調整が大変そうだが、ノウハウをつかめば、なんとか作れるだろう。
1..三段八逓倍基板
まずは、三段八逓倍で11450Mhzを出力する基板を作ってみた。FETには三段ともに入手の容易なNE3210S01を使い、ドレイン抵抗100Ωを介して5Vを供給した。(ドレイン電圧3-4V程度)これで、1.4G台の入力を8倍して11450Mhzを出力する。
①最初は出力で1.4Gを見て、一段目から順にドレインのトラップを1.4/2.8/5.6Gと調整する。
②その後、段間の結合を調整する。
③最後に全体を出力を見ながら調整する…という手順で調整した。結果、0.5mW入力で8mW出力が得られた。局発の前段は1mW出力で足りる。1.4Gの入力部は不思議とスタブが全く要らなかった。ただし、この局発に出力の大きな(13dBm程度)前段をつけたら、スッポヌケなどで余計なスプリアスが出てしまった。47G用に組み込むため、発振部との間に三段キャビティでBPFを作り、ロスを多くしてレベルあわせ兼用とした。
2.三段八逓倍基板 その2
一枚目がそこそこ動いたので、24Gの移動用に11370Mを出力する八逓倍を製作してみた。前回同様、FETにはNE3210S01を三段使った。結合コンデンサには、1.4G 33pF /2.8G 15pF/ 5.6G 6pF/11G 1pFを用いた。
1.4Gのトラップは前回と形状を変えたが、大きく場所をとるのが難点である。今回は、1.4G入力部に6pFのトリマを入れて調整すると一段目の動作が大きく変化した。基板パターンには、トリマやパスコンを増設するグラウンドが随所に入れておいた。結果、1.4Gを0.5mWで11370Mが8mW、飽和出力が入力2mW程度で12mW程度となった。なお、逓倍段の特徴として(?)、入力を減らしていくと0.3mW程度でガクッと出力が落ちた。非直線動作だから当たり前かな??ただ、トラップのツメがまだ甘いのか、2G下のスプリアスが-20dB程度にとどまっている。
